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高速電路昆山PCB設計技巧

發布時間：2016-07-05 08:29:02 分類：資料中心

“高速電路”已經成為當今電子工程師們經常提及的一個名詞，但業界對高速電路并沒有一個統一的定義，通常對高速電路的界定有以下多種看法：有人認為，如果數字邏輯電路的頻率達到或者超過45MHZ~50MHZ，而且工作在這個頻率之上的電路已經占到了整個電子系統一定的份量（比如說1/3），就稱為高速電路；也有人認為高速電路和頻率并沒有什么大的聯系，是否高速電路只取決于它們的上升時間；還有人認為高速電路就是我們早些年沒有接觸過，或者說能產生并且考慮到趨膚效應的電路；更多的人則對高速進行了量化的定義，即當電路中的數字信號在傳輸線上的延遲大于1/2上升時間時，就叫做高速電路。后的定義為大部分設計者所接受。

　　1、前言

　　本文討論的高速電路主要指的是高速數字電路，也包括一些模擬無源器件，但不適合模擬有源器件。它有2方面的含義：

　　設計電路的頻率高一般認為如果數字邏輯電路的頻率達到或者超過50 MHz，而且工作在這個頻率之上的電路占到整個系統的1/3之上，則稱為高速電路。如果系統中僅僅有系統時鐘等極少數信號工作在這樣高的頻率，那么它仍然不屬于高速電路的領域。

　　設計電路中的數字信號跳變很快通常約定是當數字信號上升或下降時間小于信號周期的5%時才稱之為高速電路。

　　圖1是某高速電路一根信號線的波形圖，它表示了電路中這根信號線中流過電流的實際情況。圖中的多個信號波形是由于該信號線接到了許多不同元件的引腳上，因而會出現多個信號的疊加。

　　從圖中不難看出信號的底部和頂部都有不同程度的益處、不規則震蕩、預期范圍內的延時等，這些現象在低速電路設計中一般都不會出現，隨著系統電路速度的提高，上述問題也就隨之而來。因此設計高速電路就不能像設計低速電路那樣簡單，必須增加一些新的認識、加入一些新的思維才能避免和減少以上情況的發生。本人在實際應用和參考其他文獻的基礎上，對高速電路設計有以下幾點考慮。

　　2、時序配合考慮

　　如今的電子產品大多運行在100 MHz甚至更高的頻率，諸如RAM，CPU，FPGA，ASIC以及隨機邏輯等，所有這些都是對時序要求很強的器件，如果它們之間時序的配合不符合指定要求，那么就很容易導致系統工作紊亂，因此對高速電路設計應該考慮的一個問題就應是時序配合問題。

　　時序配合主要體現在：信號的建立時間和保持時間違反標準、小脈寬不符合要求以及系統中有多相時鐘時所造成的相位重疊等。在高速電路設計中，信號的周期一般只有ns級的寬度，此時要保證時鐘信號與數據信號之間做到準確的配合已非易事，再加之器件本身或多或少的會存在各種參數的漂移、分散等等，就更難以實現不同時序信號之間的相互配合。針對以上所言，對高速電路的設計首先應考慮設計前的功能仿真驗證，從理論上認真分析各個信號所到之處能否滿足預期指標。其次是核對時序電路中各器件是否滿足自身的時序要求，對所有涉及到的器件都應使用高頻測試儀器認真核對、校驗器件自身的各個參數。

　　3、信號完整性考慮

　　任何電路設計之前都應考慮到電路設計完成之后系統中各信號的完整性，即SI(Signal Integrity)，也稱為信號質量。在高速電路設計中這一點更加重要，如果事先沒有加以充分考慮，就很容易造成系統中各信號質量嚴重受損，或者說信號的完整性很容易就會遭到破壞。下列幾種情況即是在對高速電路設計中影響信號完整性的幾種表現。

　　3.1信號之間的串繞

　　串繞的表現形式可由圖2來說明，當一根信號線上有交變的電流通過時，周圍就會產生交變的磁場，而處于交變磁場中的導線則會感應出一定的電壓信號，這樣與之相鄰的信號線上就會感應出相關的電壓信號，造成2根信號線相互影響，從而導致導線中信號的質量下降。信號線之間串繞的大小主要取決于磁場變化的速率(一般由驅動信號上升和下降沿的變化律來決定)、周圍介質的介電特性及布線之間的距離等。

來源：高速電路昆山PCB設計技巧